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2020
10-11

[50字作文]對一次訪問 對清潔工的一次訪問

【50字作文 - 字數作文】 篇一:《第五章課後習題答案》 5.10 假設對指令Cache的訪問占全部訪問的75%;而對數據Cache的訪問占全部訪問的 25%。Cache的命中時間為1個時鐘周期,失效開銷為50 個時鐘周期,在混合Cache中一 次load或store操作訪問Cache的命中時間都要增加一個時鐘周期,32KB的指令Cache的 失效率為0.39%,32KB的數據Cache的失效率為4.82%,64KB的混合Cache的失效率為 1.35%。又假設采用寫直達策略,且有一個寫緩沖器,並且忽略寫緩沖器引起的等待。試問 指令Cache和數據Cache容量均為32KB的分離Cache和容量為64KB的混合Cache相比, 哪種Cache的失效率更低?兩種情況下平均訪存時間各是多少? 解:(1)根據題意,約75%的訪存為取指令。 因此,分離Cache的總體失效率為:(75%×0.15%)+(25%×3.77%)=1.055%; 容量為128KB的混合Cache的失效率略低一些,隻有0.95%。 (2)平均訪存時間公式可以分為指令訪問和數據訪問兩部分: 平均訪存時間=指令所占的百分比×(讀命中時間+讀失效率×失效開銷)+ 數據所占的百分比×(數據命中時間+數據失效率×失效開銷) 所以,兩種結構的平均訪存時間分別為: 分離Cache的平均訪存時間=75%×(1+0.15%×50)+25%×(1+3.77%×50) =(75%×1.075)+(25%×2.885)=1.5275 混合Cache的平均訪存時間=75%×(1+0.95%×50)+25%×(1+1+0.95%×50) =(75%×1.475)+(25%×2.475)=1.725 因此,盡管分離Cache的實際失效率比混合Cache的高,但其平均訪存時間反而較低。 分離Cache提供瞭兩個端口,消除瞭結構相關。 5.11 給定以下的假設,試計算直接映象Cache和兩路組相聯Cache的平均訪問時間以 及CPU的性能。由計算結果能得出什麼結論? (1) 理想Cache情況下的CPI為2.0,時鐘周期為2ns,平均每條指令訪存1.2次; (2) 兩者Cache容量均為64KB,塊大小都是32字節; (3) 組相聯Cache中的多路選擇器使CPU的時鐘周期增加瞭10%; (4) 這兩種Cache的失效開銷都是80ns; (5) 命中時間為1個時鐘周期; (6) 64KB直接映象Cache的失效率為1.4%,64KB兩路組相聯Cache的失效率為 1.0%。 解: 平均訪問時間=命中時間+失效率×失效開銷 平均訪問時間1-路=2.0+1.4% *80=3.12ns 平均訪問時間2-路=2.0*(1+10%)+1.0% *80=3.0ns 兩路組相聯的平均訪問時間比較低 CPUtime=(CPU執行+存儲等待周期)*時鐘周期 CPU time=IC(CPI執行+總失效次數/指令總數*失效開銷) *時鐘周期 =IC((CPI執行*時鐘周期)+(每條指令的訪存次數*失效率*失效開銷*時鐘周期)) CPU time 1-way=IC(2.0*2+1.2*0.014*80)=5.344IC CPU time 2-way=IC(2.2*2+1.2*0.01*80)=5.36IC 相對性能比:CPUtime2way CPUtime1way5.36/5.344=1.003 直接映象cache的訪問速度比兩路組相聯cache要快1.04倍,而兩路組相聯Cache的平 均性能比直接映象cache要高1.003倍。因此這裡選擇兩路組相聯。 5.12 假設一臺計算機具有以下特性: (1) 95%的訪存在Cache中命中; (2) 塊大小為兩個字,且失效時整個塊被調入; (3) CPU發出訪存請求的速率為109字/s; (4) 25%的訪存為寫訪問; (5) 存儲器的最大流量為109字/s(包括讀和寫); (6) 主存每次隻能讀或寫一個字; (7) 在任何時候,Cache中有30%的塊被修改過; (8) 寫失效時,Cache采用按寫分配法。 現欲給該計算機增添一臺外設,為此首先想知道主存的頻帶已用瞭多少。試對於以下兩種情況計算主存頻帶的平均使用比例。 (1) 寫直達Cache; (2) 寫回法Cache。 解:采用按寫分配 (1)寫直達cache訪問命中,有兩種情況: 讀命中,不訪問主存; 寫命中,更新cache和主存,訪問主存一次。 訪問失效,有兩種情況: 讀失效,將主存中的塊調入cache中,訪問主存兩次; 寫失效,將要寫的塊調入cache,訪問主存兩次,再將修改的數據寫入cache 一次訪存請求最後真正的平均訪存次數=(71.3%*0)+(23.8%*1)+(3.8%*2)+(1.3%*3)=0.35 已用帶寬=0.35×109/10 9 =35.0% (2)寫回法cache訪問命中,有兩種情況: 讀命中,不訪問主存; 寫命中,不訪問主存。采用寫回法,隻有當修改的cache塊被換出時,才寫 入主存; 訪問失效,有一個塊將被換出,這也有兩種情況: 如果被替換的塊沒有修改過,將主存中的塊調入cache塊中,訪問主存兩次; 如果被替換的塊修改過,則首先將修改的塊寫入主存,需要訪問主存兩次;然後將主存中的塊調入cache塊中,需要訪問主存兩次,共四次訪問主存。 所以: 一次訪存請求最後真正的平均訪存次數=66.5%*0+28.5%*0+3.5%*2+1.5%*4=0.13 已用帶寬=0.13×10 9/10 9=13% 5.12 (1)寫直達法: 有5%的訪存操作直接訪問主存,其中75%為讀主存,寫直達法無需替換,所以讀操作引起的存儲器流量為: 5%×75%×2×109=0.075×109(字/s) 有5%的訪存操作直接訪問主存,其中25%為寫主存,寫直達法無需替換,所以寫操作引起的存儲器流量為: 5%×25%×2×109=0.025×109(字/s) 95%的訪存操作直接訪問cache,讀命中無需訪問主存,其中25%寫操作直接對應主存。所以寫操作引起的存儲器流量為: 95%×25%×109=0.2375×109 (字/s) 主存頻帶的利用率為(0.075+0.025+0.2375)=0.3375 (2)寫回法: 有5%的訪存操作直接訪問主存,其中75%為讀主存,寫回法30%需替換,所以讀操作引起的存儲器流量為: 5%×75%×(1+30%)×2×109=0.0975×109(字/s) 有5%的訪存操作直接訪問主存,其中25%為寫主存,寫回法30%需替換,所以寫操作引起的存儲器流量為: 5%×25%×(1+30%)×2×109=0.0325×109(字/s) 95%的訪存操作直接訪問cache,讀命中和寫命中均無需訪問主存。 主存頻帶的利用率為(0.0975+0.0325)=0.13 5.13 在偽相聯中,假設在直接映象位置沒有發現匹配,而在另一個位置才找到數據(偽命中)時,不對這兩個位置的數據進行交換。這時隻需要1個額外的周期。假設失效開銷為50個時鐘周期,2KB直接映象Cache的失效率為9.8%,2路組相聯的失效率為7.6%;128KB直接映象Cache的失效率為1.0%,2路組相聯的失效率為0.7%。 (1) 推導出平均訪存時間的公式。 (2) 利用(1)中得到的公式,對於2KBCache和128KBCache,計算偽相聯的平均訪 存時間。 解: 不管作瞭何種改進,失效開銷相同。不管是否交換內容,在同一“偽相聯”組中的兩塊都是用同一個索引得到的,因此失效率相同,即:失效率偽相聯=失效率2路。 偽相聯cache的命中時間等於直接映象cache的命中時間加上偽相聯查找過程中的命中時間*該命中所需的額外開銷。 命中時間偽相聯=命中時間1路+偽命中率偽相聯×1 交換或不交換內容,偽相聯的命中率都是由於在第一次失效時,將地址取反,再在第二 次查找帶來的。 因此 偽命中率偽相聯=命中率2路-命中率1路=(1-失效率2路)-(1-失效率1路) =失效率1路-失效率2路。交換內容需要增加偽相聯的額外開銷。 平均訪存時間偽相聯=命中時間1路+(失效率1路-失效率2路)×1 +失效率2路×失效開銷1路 將題設中的數據帶入計算,得到: 平均訪存時間2Kb=1+(0.098-0.076)*1+(0.076 *50 ) =4.822 平均訪存時間128Kb=1+(0.010-0.007)*1+(0.007 *50 ) =1.353 顯然是128KB的偽相聯Cache要快一些。 5.14 假設采用理想存儲器系統時的基本CPI是1.5,主存延遲是40個時鐘周期;傳輸速率為4字節/時鐘周期,且Cache中50%的塊是修改過的。每個塊中有32字節,20%的指令是數據傳送指令。並假設沒有寫緩存,在TLB失效的情況下需要20時鐘周期,TLB不會降低Cache命中率。CPU產生指令地址或Cache失效時產生的地址有0.2%沒有在TLB中找到。 (1) 在理想TLB情況下,計算均采用寫回法16KB直接映象統一Cache、16KB兩路組 相聯統一Cache和32KB直接映象統一Cache機器的實際CPI; (2) 在實際TLB情況下,用(1)的結果,計算均采用寫回法16KB直接映象統一Cache、 16KB兩路組相聯統一Cache和32KB直接映象統一Cache機器的實際CPI; 其中假設16KB直接映象統一Cache、16KB兩路組相聯統一Cache和32KB直接映象統一Cache的失效率分別為2.9%、2.2%和2.0%;25%的訪存為寫訪問。 解: CPI=CPI 執行+存儲停頓周期數/指令數 存儲停頓由下列原因引起:  從主存中取指令  load和store指令訪問數據  由TLB引起 存儲停頓周期數取指令停頓數據訪問停頓+TLB停頓=+指令數指令數指令數 停頓周期數存儲訪問 =失效率失效開銷指令數指令數 存儲停頓周期數TLB停頓R指令P指令+(f數據R數據P數據)+指令數指令數 (1)對於理想TLB,TLB失效開銷為0。而對於統一Cache,R指令=R數據 P指令=主存延遲+傳輸一個塊需要使用的時間=40+32/4=48(拍) 若為讀失效,P數據=主存延遲+傳輸一個塊需要使用的時間=40+32/4=48(拍) 若為寫失效,且塊是幹凈的, P數據=主存延遲+傳輸一個塊需要使用的時間=40+32/4=48(拍) 若為寫失效,且塊是臟的, P數據=主存延遲+傳輸兩個塊需要使用的時間=40+64/4=56(拍) CPI=1.5+[RP+(RP*20%)+0 ] 指令訪存全是讀,而數據傳輸指令Load或Store指令, f數據*P數據=讀百分比*(f數據*P數據)+寫百分比*(f數據*P幹凈數據*其對應的百分比 +f數據*P臟數據*其對應的百分比) =20%*(75%×48+25%*(50%*48+50%*(48+16)))=50(拍) 代入上述公式計算出結果為: TLB停頓存儲訪問次數TLB訪問()TLB失效率TLB失效開銷 指令數指令數存儲訪問次數 將f數據(數據訪問指令頻率),Rt和P(分別是TLB的失效率和失效開銷),Rc和Pw(分t 別是Cache的失效率和寫回的頻率)代入公式得: TLB停頓/指令數={[1+f數據]*[Rc(1+Rw)]}RtPt 其中,1+f數據:每條指令的訪問內存次數;Rc(1+Rw):每次內存訪問需要的TLB訪問次數。 由條件得:TLB停頓/指令數={[1+20%]*[Rc(1+25%)]}0.2%×20 (2)篇二:《第3章習題答案》 習題3 1. Cache-主存存儲系統和主存-輔存存儲系統有何不同? 2. SRAM和DRAM的主要差別是什麼? 3. 假設某存儲器具有32位地址線和32位數據線,請問: (1)該存儲器能存儲多少個字節的信息? (2)如果存儲器由1M×8位SRAM芯片組成,需要多少片? 4. 某32位計算機系統采用半導體存儲器,其地址碼是32位,若使用4M×8位的DRAM芯片組成64MB主存,並采用內存條的形式,問: (1)若每個內存條為4M×32位,共需要多少內存條? (2)每個內存條內共有多少片DRAM芯片? (3)主存需要多少DRAM芯片? 5. 一個512K×16的存儲器,由64K×1的2164 DRAM芯片構成(芯片內是4個128×128結構),問: (1)共需要多少個DRAM芯片? (2)若采用分散式刷新方式,單元刷新間隔不超過2ms,則刷新信號的周期是多少? (3)若采用集中式刷新方式,讀寫周期為0.1μs,存儲器刷新一遍最少用多少時間? 6. 某主存系統中,其地址空間0000H~1FFFH為ROM區域,ROM芯片為8K×8位,從地址6000H開始,用8K×4位的SRAM芯片組成一個16K×8位的RAM區域,假設RAM芯片有和信號控制端。CPU地址總線為A15~A0,數據總線為D7~D0,讀/寫控制信 ,訪存允許信號為,要求: 號為R/ (1)寫出地址譯碼方案; (2)畫出主存與CPU的連接圖。 7. 設主存儲器容量為64M字,字長為64位,模塊數m=8,分別用順序方式和交叉方式進行組織。主存儲器的存儲周期T=100ns,數據總線寬度為64位,總線傳送周期τ=50ns。若按地址順序連續讀取16個字,問順序存儲器和交叉存儲器的帶寬各是多少? 8. 設某計算機訪問一次主存儲器的時間如下:傳送地址需 1個時鐘周期,讀/寫需4個時鐘周期,數據傳送1個時鐘周期,采用下述主存結構按地址順序連續讀取16個字的數據塊,各需多少時鐘周期? (1)單字寬主存,一次隻能讀/寫1個字。 (2)4模塊交叉存儲器,每個存儲器模塊為單字寬。 9. CPU執行一段程序時,Cache完成存取的次數為2400次,主存完成存取的次數為100次,已知Cache的存儲周期為50ns,主存的存儲周期為250ns,求Cache-主存系統的平均訪問時間和效率。 10. 一臺計算機的主存容量為1M字,Cache容量為8K字,每塊的大小為128個字,請設計在下列條件下的主存地址格式和Cache地址格式: (1)主存和Cache之間采用直接映像。 (2)主存和Cache之間采用組相聯映像,假設每組為4塊。 11. 在以下有關虛擬存儲器的描述中,哪些是不正確的? (1)所有的頁表都存放在主存中。 (2)頁表大時,可將頁表放在輔存中,而將當前用到的頁表調到主存中。 (3)頁表中的快表(TLB)采用全相聯查找。 (4)頁表中的快表存放在主存中。 (5)采用快表的依據是程序訪問的局部性。 12. 一個虛擬存儲器有8個頁面,頁面大小為1024字,主存有4個頁面,內頁表內容如表3.5所示。 那麼,虛擬地址4098對應的主存地址是什麼? 13. 某程序對頁面要求訪問的序列為P3P4P2P6P4P3P7P4P3P6P3P4P8P4P6。 (1)設主存容量為3個頁面時,求FIFO和LRU替換算法的命中率(假設開始時主存為空)。 (2)當主存容量為4個頁面時,上述兩種替換算法各自的命中率又是多少? 參考答案 習題3 1. 略 2. DRAM需要刷新,SRAM則不需要。 3. (1)16GB;(2)214片。 4. (1)4條;(2)4片;(3)16片。 5. (1)128片; (2)刷新信號的周期應小於或等於15.6μs; (3)存儲器刷新一遍最少要用12.8μs。 6. (1)地址譯碼方案如下: 將地址的高3位A15、A14、A13經3:8譯碼器74LS138譯碼後實現片選,具體連接如下: 將作為8K×8位ROM的; 將、分別作為2組8K×8位RAM的; 將3:8譯碼器74LS138的一個使能端 其它兩個使能端、與CPU發出的訪存允許信號相連,置均為無效信號。 (2)主存與CPU的連接圖如附圖3.1所示。 附圖 3.1 主存與CPU的連接圖 7. (1)640Mb/s;(2)1205Mb/s。 8. (1)96個時鐘周期;(2)27個時鐘周期。 9. h=0.96;ta=58ns;e≈0.862。 10. (1)主存地址格式為: Cache地址格式為: (2)主存地址格式為: Cache地址格式為: 11. (1)和(4)。 12. 2050 13. (1)頁面調度過程略。當采用FIFO替換算法時,命中率為20%;當采用LRU替換算法時,命中率為40%。 (2)頁面調度過程略。當采用FIFO替換算法時,命中率為40%;當采用LRU替換算法時,命中率為60%。篇三:《對貓王的一次采訪翻譯》 對貓王的一次采訪 幻想你能夠和‘搖滾之王’對話。幻想他沒有死! 哦,閱讀! 記者:那麼,貓王,你在1935年1月8日出生,不是嗎? 貓王:是,那是對的。我出生在一個叫做密西西比的地方。 記者:密西西比是非常著名的,不是嗎? 貓王:是的。主要是因為人們發現這個單詞很難拼寫! 記者:那麼,告訴我一些關於你童年的事。生活不要太簡單,好嗎? 貓王:不,不見得。我們是一個貧窮的傢庭。我的爸爸是一個送奶工人,所以他沒有掙很多的錢。我是唯一光著腳上學的孩子。我畢業時我成為一個兼職的卡車司機。 記者:但是,是你的父親為你買的第一件樂器,不是嗎? 貓王:不,實際上是我的媽媽為我買的。她在我十歲的生日上為我買瞭一個便宜的吉他。我將永遠忘不瞭它,我將永遠忘不瞭我的媽媽。 記者:當你十分小的時候,她去世瞭,是不是? 貓王:當我24歲時,她去世瞭。 記者:你總是喜歡聽搖滾樂,不是嗎? 貓王:是的。我在長大後喜歡音樂。我喜歡聽佈魯斯(藍調)音樂,福音音樂,我喜愛任何類型的音樂,特別是強勁音樂,當然搖滾音樂一直是我的最愛。 記者:你一直沒有自己的錄音棚,你有嗎? 貓王:我在別人的錄音棚裡錄制瞭我的第一張唱片。那是在1954年。 記者:人們說,隨著年齡的增長,你的音樂有所改變瞭。它變得更有一點兒商業化,不是嗎? 貓王:我不知道。人們說關於我的各種事情。他們說我體重也增加瞭,我不是太胖,是嗎? 記者:它真的不重要。無論體重增加多少,你都將一直是20世紀最偉大的音樂傢!篇四:《操作系統期末測試2答案》 1.某數據庫有一個寫進程,多個讀進程,它們之間讀、寫操作的互斥要求是:寫進程正在寫該數據庫時不能有其他進程讀該數據庫,也不能有其他進程寫該數據庫;讀進程之間不互斥,可以同時讀該數據庫。請用信號量及P、V操作描述這一組進程的工作過程。 解:在本題中,允許讀進程同時讀數據庫,但寫進程正在寫數據庫時不允許其他進程讀數據庫,也不允許其他進程寫該數據庫。為瞭解決讀、寫進程之間的同步,應設置兩個信號量和一個共享變量:讀互斥信號量rmutex,用於使讀進程互斥地訪問共享變量count,其初值為1;寫互斥信號量wmutex,用於實現寫進程與讀進程的互斥及寫進程與寫進程的互斥,其初值為1,共享變量count,用於記錄當前正在讀數據庫的讀進程數目,初值為0。 其工作過程如下: int rmutex=1; int wmutex=1; int count=0; main( ) { cobegin reader ( ); write ( ); coend } reader ( ) { while(1) { p(rmutex); if(count=0) p(wmutex);{對一次訪問}. count ++; v(rmutex); 讀數據庫; p(rmutex); count -- if(count=0) v(wmutex); v(rmutex); } } write( ) { while(1) { p(wmutex); 寫數據庫; v(wmutex); } } 2. 某系統有R1、R2和R3共3種資源.在T0時刻P1、P2、P3和P4這4個進程對資源的占用和需求情況見下表,此刻系統的可用資源向量為(2,1,2),問題: (1)將系統中各種資源總數和此刻各進程對各資源的需求數目用向量或矩陣表示出來; (2)如果此時P1和P2均發出資源請求向量Request(1,0,1),為瞭保持系統安全性,應該如何分配資源給這兩個進程?說明你所采用策略的原因; (3)如果(2)中兩個請求立刻得到滿足後,系統此刻是否處於死鎖狀態 ?{對一次訪問}. 解:(1)系統資源總數為(9,3,6)。 各進程對資源需求矩陣為: 2 2 2 2 0 2 1 0 3 4 2 0 (2)采用銀行傢算法進行計算得:系統不可以將資源分配給進程P1,雖然剩餘資源還可以滿足進程P1現在的需求,但是一旦分配給進程P1後,就找不到一個安全執行的序列保證各個進程能夠正常運行下去。因此進程P1進入等待狀態。 系統可以滿足P2的請求,因為分配完成後,至少還可以找到一個安全序列,如(P2P1P3P4),使各進程可以運行至結束。 (3)系統滿足進程P1和P2的請求後,沒有立即進入死鎖狀態,因為此時所有進程還處於運行狀態,沒有被阻塞;隻有等到進程繼續申請資源井因得不到滿足而全部進人阻塞狀態,死鎖才真正發生瞭。 3. 在一個采用頁式虛擬存儲管理的系統中,有一用戶作業,它依次要訪問的字地址序列是:115,228,120,88,446,102,321,432,260,167,若該作業的第0頁已經裝入主存,現分配給該作業的主存共300字,頁的大小為100字,請回答下列問題:按(1)FIFO調度算法(2)LRU調度算法將產生多少次缺頁中斷,缺頁中斷率為多少,依次淘汰的頁號是什 麼。 答:(1)按FIFO調度算法將產生5次缺頁中斷; 依次淘汰的頁號為:0,1,2; 缺頁中斷率為:5/10=50% 。 (2)按LRU調度算法將產生6次缺頁中斷; 依次淘汰的頁號為:2,0,1,3; 缺頁中斷率為:6/10=60% 。 4. 在一個段式存儲管理系統中,段表內容如下: 試求下述邏輯地址對應的物理地址是什麼? 解:(1)由於第0段的內存始址為210,段長為500,故邏輯地址[O,430]是合法地址。邏輯地址[0,430]對應的物理地址為210十430=640。 (2)由於第1段的內存始址為2350,段長為20,故邏輯地址[1,10]是合法地址。邏輯地址[1,10]對應的物理地址為2350+10=2360。 (3)由於第2段起始地址為100,段長為90,所給邏輯地址[2,500]非法。 (4)由於第3段的內存始址為1350,段長為590,故邏輯地址[3,400]是合法地址。邏輯地址 [3,400]對應的物理地址為1350十400=1750。 (5)由於第4段的內存始址為1938,段長為95,所給邏輯地址[4,l12]非法。 (6)由於系統中不存在第5段,所給邏輯地址[5,32]非法。 5. 在某系統中,采用固定分區分配管理方式,內存分區(單位字節)情況如圖a所示。現有大小為lK、9K、33K、121K的多個作業要求進入內存,試畫出它們進入內存後的空間分配俏況,並說明主存浪費有多大? 解:從圖a可以看出,該系統中共有四個分區,第一分區的大小為8k,第二分區的 大小為32K,第三分區的大小為120K,第四分區的大小為332K。作業進入系統後的內存 分配情況,如圖b所示(每個分區中未被利用的那部分空間用陰影表示): (圖a 某系統內存分配情況) (圖b 作業進入系統後的分配情況) 從圖b可以看出,作業進入系統後,第一分區剩餘空間為7K,第二分區剩餘空間為23K,第三分區剩餘空間為87K,第四分區剩餘空間為211K。主存空間浪費328K。 6. 有一頁式系統,其頁表存放在主存中,(1)如果對主存的一次存取需要1.5微秒,試問實現一次頁面訪問的存取時間是多少? (2)如果系統加有快表,平均命中率為85%,當頁表項在快表中時,其查找時間忽略為0,試問此時的存取時間為多少? 解:若頁表存放在主存中,則要實現一次頁面訪問需兩次訪問主存,一次是訪問頁表,確定所存取頁面的物理地址,第二次才根據該地址存取頁面數據。 (1)由於頁表存放在主存,因此CPU必須兩次訪問主存才能獲得所需數據,所以實現一次頁面訪問的存取時間是1.5×2=3微秒 (2)在系統增加瞭快表後,在快表中找到頁表項的概率為85%,所以實現一次頁面訪問的存取時間為 0.85×1.5十(1—0.85)×2×1.5=1.725微秒篇五:《2012微機原理復習題(參考答案)》 一、單項選擇題 1、8086/8088是() A、個人計算機 A、“E” A、258 B、小型計算機 B、“d” C、微機系統 C、“9” D、296 D、以上都不對 D、微處理器 2、十六進制30H表示ASCII碼字符“0”,那麼十六進制39H表示ASCII碼字符() D、“%” 3、下列4個無符號數十進制整數中,能用8個二進制位表示的是() B、134 C、313 4、 計算機中常用的BCD碼是() A、二進制數 B、十六進制數 B、ALU、BIU C、二進制編碼的十進制數 C、EU、BIU 5、微處理器8086從功能上把內部結構分為兩大部分,即() A、CPU、ALU 6、1MB是() A、1000×1000 b B、1024×1024 b 7、由CS和IP的內容表示的是() A、可執行代碼的長度 B、當前正在執行的指令的段地址和偏移地址 D、代碼段的首地址 C、下一條待執行的指令的段地址和偏移地址 8、8086的IP中存放的是() A、當前正在執行的指令 B、下一條要執行的指令 D、指令中的操作數 C、20000H D、20,8 D、2,7 D、算術運算和邏輯運算 D、98000H C、下一條要執行的指令的偏移地址 A、09800H A、16,16 A、3,6 A、算術運算 A、0.8 us A、狀態 A、時鐘周期 A、16 B、26000H C、1000×1000 B D、1024×1024 B D、CPU、BIU 9、如果(CS)=1800H,(IP)=8000H,則微處理器要執行的下條指令的物理地址為() 10、8086 CPU具有()根地址線,()數據線 B、16,8 B、6,3 B、邏輯運算 C、20,16 C、7,2 11、8086/8088的狀態標志有()個,控制標志有()個 12、CPU中運算器的主要功能是() C、函數運算和浮點運算 C、200 ns C、地址 C、指令周期 C、8 D、200 us D、其他 D、基本指令執行時間 D、4 13、當CPU時鐘頻率為5MHz時,則其一個基本總線周期是() B、500 ns 14、在8086中,一個基本的總線周期由4個時鐘周期(T狀態)組成,在T1狀態,CPU往總線上發()信息 B、數據 B、總線周期 B、20 15、8086CPU訪問一次存儲器或I/O接口所花的時間,稱為一個() 16、8088的分時復用的數據/地址的寬度為() 17、8086能訪問的存儲器空間的大小是()字節 A、64K B、1M C、128K D、16M 18、8088CPU復位後,程序重新開始執行的邏輯地址是() A、FFFFH:FFF0H C、0000H:FFFFH B、FFFFH:0000H D、0000H:0000H C、DT/R D、/S7 C、/S7 D、MN/ 19、8086 CPU中,()引腳信號是決定最大或最小工作模式的控制信號。 A、M/IO B、MN/MX A、 B、LOCK 20、8086/8088由最小方式改為最大方式,應改接的引腳是() 21、8086工作在最大方式下,總線控制器使用芯片() A、8284 A、2片8282 A、00 A、101 B、8286 B、3片8282 C、8288 D、8282 D、3片8286 22、為8086提供地址鎖存,需要() C、2片8286 D、11 D、111 23、8086工作在最小方式下進行寫內存操作,引腳M/IO、DT/R是() B、01 B、110 C、10 C、100 24、8088工作在最小方式下,引腳M/IO、DT/R、DEN是()表示讀I/O端口操作 25、受CLI和STI 指令控制的中斷是( ) A、NMI B、INTR A、000H — FFFH A、122A0H A.、1個 C、INT n D、單步中斷 C、00000H — FFFFFH C、03156H D、0000H — FFFFH 26、在8086/8088微機系統中,可訪問的I/O端口地址范圍為( ) B、000H — 3FFH B、12300H 27、一個數據的有效地址是2140H,(DS)=1016H,則該數據所在內存單元的物理地址為() D、31600H 28、CPU對INTR中斷的響應過程是執行()INTA總線周期。 B、 2個 C、3個 D、4個 29、8086在響應中斷請求時() A、INTA輸出一個負脈沖,將中斷類型碼從AD0-AD7讀入 B、INTA輸出兩個負脈沖,在第一個負脈沖時讀入中斷類型碼 C、INTA輸出一個負脈沖,再進行一次IO讀周期,讀取中斷類型碼 D、輸出兩個負脈沖,在第二個負脈沖時讀入中斷類型碼 30、8086用於區分奇地址和偶地址的引腳是() A、BHE;A0 A、10 A、2 B、ALE;A0 C、00 C、M/IO;A0 D、11{對一次訪問}. D、8 D、M/IO;BHE 32、8086系統中若訪問奇存儲體的一個字節單元,則此時BHE和A0是()狀態 B、01 B、4 33、8086/8088可用來間接尋址的寄存器有()個 C、6 34、現行數據段位於存儲器B0000H到B0FFFH字節單元,則段寄存器DS的內容及該段長度(字節數)分別為() A、B000H,1000H B、0000H,0FFFH 35、取某條指令,其物理地址=() A、(SS)×10H+SP B、(CS)×10H+IP C、(DS)×10H+偏移地址 D、(ES)×10H+偏移地址 36、以下寄存器中,與堆棧段無關的寄存器是() A、SP B、BP C、BX D、SS C.相對尋址 D、基址變址尋址 37、指令MOV AX, [BX][SI]中源操作數的尋址方式是() A、寄存器間接尋址 B、變址尋址 38、指令MOV AX, ES:[BX][DI]中源操作數的物理地址是() A、16d×(DS)+(BX)+(DI) B、16d×(SS)+(BX)+(DI) C、16d×(CS)+(BX)+(DI) D、16d×(ES)+(BX)+(DI) 39、已知AX的內容為5555H,執行XOR AX,AX指令後,AX的內容為() A、5555H A、NEG AX B、0055H C、5500H D、0000H 40、將累加器AX的內容求反,正確的操作是() B、XOR AX, 0FFFFH D、CMP AX, AX C、TEST AX, AX C、B000H,0FFFH D、B000H,00FFH 41、下列哪條指令不能將AX的內容清零() A、AND AX, 0 C、SUB AX, AX A、20102H A.、CF=1 A、直接尋址 B、XOR AX, AX D、CMP AX, AX B、20101H C、200FEH D、200FFH 42、假定(SS)=2000H,(SP)=0100H,(AX)=2107H,執行指令PUSH AX之後,存放數據21H的物理地址是() 43、 條件轉移指令JNZ的測試條件是() B、CF=0 B、間接尋址 C、ZF=1 D、ZF=0 D、存儲器尋址 44、假設VAR為變量,指令MOV BX, OFFSET VAR源操作數的尋址方式是() C、立即數尋址 45、EPROM存儲器對信息保存能力下列說法正確的是() A、隻要存儲器不受損壞,可永遠保存信息 B、隻要電源不掉電,可永遠保存信息 C、配有刷新電路,可維持運行中的信息 D、不要受到紫外線的照射,可長期保存信息 46、EEPROM存儲器屬於( ): A、隻讀存儲器 B、隨機存儲器 A、128片 B、16片 C、8片 C、動態隨機存儲器 D、靜態隨機存儲器 D、32片 47、用4K×8的存儲芯片,構成64K×8的存儲器,需使用多少片() 48、DRAM2116(16K×1)外部引腳有() A、7條地址線,2條數據線 C、14條地址線,2條數據線 A、8, 512 A、A0 — A10 B、7條地址線,1條數據線 D、14條地址線,1條數據線 C、18, 8 C、A11— A15 D、19, 8 D、A10— A15 49、某 RAM芯片其存儲容量為512K×8位,該芯片的地址線和數據線數目為( )。 B、512, 8 B、A0 — A15 50、用6116(2K×8)芯片組成一個64KB的存儲器,可用來產生地址片選信號的地址線是 ( ) 51、6116(2K×8)芯片的片內地址線和數據線分別是 ( ) A、A0 — A15 和D0 — D7 C、A0 — A11 和D0 — D7 52、DRAM的主要缺點是() A、存儲容量小 A、1K×4 B、存取速度低 B、2K×8 C、功耗大 C、512×4 D、外圍電路復雜 D、1K×8 D中斷方式傳送 D、存儲器 53、有一SRAM芯片,地址引腳有10根,數據引腳有4根,該芯片容量是() 54、在數據傳送過程中,不需要CPU介入的傳送方